Question

verilog程序在Quartus II里编译时报Error (10170): Verilog HDL syntax error expecting an identifier

Error (10170): Verilog HDL syntax error at design.v(1) near text "design"; expecting an identifier ("design" is a reserved keyword )

指向第一行
module design(reset,clk,signal_in,signal_out,syn);

求问是什么问题QAQ

Answer 1

design 在verilog hdl语法中属于保留关键词，类似于begin，generate等等
换个名

Answer 2

要注意module模块定义的名字最好和project的名字一样

这样不会报这个错误

还有design是指令的名字，不能作模块名哦！

Answer 3

不能用design当设计名！~换个其他的

Answer 4

换个名字，如design_