Question

本人FPGA verilog 初学者，近日写程序遇到问题，向各位大神请教。

总出现警告：Warning: Output pins are stuck at VCC or GND
Warning (13410): Pin "L" is stuck at GND
程序如下：
//test button and led
module button(E,L,clk); //capital
output L;
input E,clk; //E是按钮 clk 时钟
reg sig=1'd0,count=11'd0,LED=1'd0;

always@ (negedge E)sig <= 1'd1;
always@ (posedge clk) begin
if (sig == 1'd1)
if (count == 11'd1999) begin
sig <= 1'd0;
count <= 11'd0;
LED <= 1'd1;
end
else count <= count + 1'd1;
end
assign L = LED;
endmodule

出现的警告：Warning: Output pins are stuck at VCC or GND
Warning (13410): Pin "L" is stuck at GND

Warning: Design contains 2 input pin(s) that do not drive logic
Warning (15610): No output dependent on input pin "E"
Warning (15610): No output dependent on input pin "clk"
Warning: Following 1 pins have nothing, GND, or VCC driving datain port -- changes to this connectivity may change fitting results
Info: Pin L has GND driving its datain port

Answer 1

按照你上面的程序，这个警告是对的，你的L只是在上电延时一段时间直接是高电平不变了。如果你是这样设计的就不要管Warning (13410): Pin "L" is stuck at GND。

Answer 2

你这个程序应该出现error啊，为什么不贴出来？

追问

没有ERROR的

追答

always@ (negedge E)sig <= 1'd1;

always@ (posedge clk)sig <= 1'd0;

这就是个错误啊，你用什么编译器编的？同一个寄存器不可以被两个信号促发。reg的那一行没什么问题，像你那么写是可以的。楼上的不懂不要乱说。

追问

貌似也不行啊，我用的是quarstus 2 9.0版本 看警告的help说，是我程序里有问题，写的不对

Answer 3

reg 这行有问题，寄存器初值不要这么设置，放到always里面搞个条件初值

追问

我用always赋初值了，还是不行，老样子。我看了 help 文件，说我的问题是程序逻辑方面的，说是输出总是被牵制在低电平。

追答

加个上电复位，把reg 的值放到复位条件里面

追问

恩恩，改过的，不知这样对不？还是报错，老样子。

增加了这句话：
always@ (posedge RSTN) begin
sig = 1'd0;
count = 11'd0;
LED = 1'd0;
end

谢谢你的热心帮助哈~我的QQ273288437 方便的话，QQ指导下这个问题可否

追答

终于发现你的问题了！！哎~给分吧，你的count定义有问题~~改成reg[10:0] count;你这样写count永远不能到1999，所以L一直接地。还有sig这个信号不要在两个always里面赋值，报错。有按键最好加个防抖程序