Question

关于verilog一个简单的程序，目的是在数码管上静态显示1234四个数字

module sd(
input mclk,
output reg[3:0] X,
output reg [7:0] D
);
reg [25:0]q;
reg [30:0]p;
wire ld;
always@(posedge mclk)
p<=p+1;
assign ld=p[9];
always@(posedge ld)
begin
q<=q+1;
if(q%4==0)
begin
X=4'b1011;
D=8'b10100100;
end
if(q%4==3)
begin
X=4'b1101;
D=8'b10110000;
end
if(q%4==2)
begin
X=4'b1110;
D=8'b10011001;
end
else
begin
X=4'b0111;
D=8'b11111001;
end
end
endmodule
但是只有只有1和4亮了，就是q%4==0和else中的结果，

Answer 1

你这个if else的结构写的有问题

如果是表示四种情况，正确的写法应该是
if (q%4==0)
X=4'b1011;
D=8'b10100100;
elseif (q%4==3)
X=4'b1101;
D=8'b10110000;
elseif (q&4==2)
X=4'b1110;
D=8'b10011001;
else (q&4==1)
X=4'b0111;
D=8'b11111001;
end if;

你试试看