Question

用cadence 画封装忘了加place_bound_top会怎样

Answer 1

没有画place_bound_top，就算你将两个封装叠加放在一起，DRC检测的时候也不会报错的。

追问

那意思是只要两个封装不叠在一起的话，就不会出现问题？

追答

是的，就是害怕你将两个芯片放的太近了，使得焊接时出现问题，给你报错使用的。

追问

好的，非常感谢。