Question

verilog怎么对寄存器和输出口进行默认值的设置？

如题，verilog怎么对寄存器和输出口进行默认值的设置？就是说，FPGA上电后，其使用的寄存器和输出口的默认值是怎么定义的。
是用initial块语言来设置默认值吗？但好像initial块语言是不可综合的，那实际综合后要怎么做？

Answer 1

实际每个模块我都会写always @(posedge clk or negedge rst)
if(!rst)
begin
xx
end
else
xx
然后每次上电都都rst，没有rst的模块会有个start（其实和rst没啥大区别）来初始化。
实话说每次跑的时候你都不rst的话，心里踏实么。。？

Answer 2

基本上在复位之前，默认值都是0（如果没有特别情况的话）
复位之后就看你复位怎么设置的了