Question

关于VHDL语言的问题：

比如我在port中定义了aout: out std_logic_vector(63 downto 0)，但是后面的芯片的引脚有64个，我应该怎么用呢？是不是还要写一个转换的模块，把这个转换成64个不同的输出呢？如果是的话，要一个一个赋值么？能用循环的方式么？最好给出例子谢谢

Answer 1

你可以定义成 out: std_logic_vector(3 downto 0). 这样就只有4个引脚了。
或者直接定义成 out: std_logic; 这样就只有一个引脚了。 根据不同的需要定义不同数量的引脚嘛。

Answer 2

此句子输出就是64位的啊！就与64位引脚相符啊！

追问

额，但是在做成block图的时候只有一根输出线，而这64位的输出要作为后面RAM的输入，后面的RAM（4个）每个有16个数据输入，怎么弄啊