Question

求FPGA大神指教，下面每段的意思，不全，说下大概就行。能解释全部的+分啊！！

`define BETA_TIME 24'h7270E0 //0.15s
`define TONE_LOW_1_CNT 20'h2E978 //0131HZ.
reg [19:0] FREQ_TIME_CNT;
reg [19:0] FREQ_TIME_CNT_N;
wire [7:0] ROM_DATA;
parameter TONE_LOW_1 = 8'h0 ;

ROM I_ROM
(
.address (ROM_ADDR),
.clock (SYSCLK),
.q (ROM_DATA)
);

if(!RST_B)
FREQ_TIME_CNT <= `UD 20'h0;
else
FREQ_TIME_CNT <= `UD FREQ_TIME_CNT_N;
end

TONE_LOW_1 : FREQ_TIME_CNT_N = `TONE_LOW_1_CNT;

Answer 1

就只是调用了一个ROM宏模块