怎么给FPGA的I/O引脚初始状态默认设为低电平？
实验中发现在如果在初始是不给FPGA的IO引脚执行操作，默认的输出时高电平，怎么回事呢？想设成是低电平，该怎么办？...
实验中发现在如果在初始是不给FPGA的IO引脚执行操作，默认的输出时高电平，怎么回事呢？想设成是低电平，该怎么办？
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ISE/Quartus工程中将所有管脚约束成下拉。另外一般有个硬件的strap管脚，比如Xilinx的PUDC_B，会在加载时控制IO的状态，注意下。
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用代码写低不行么
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