Question

verilog 问题求解，急！

module wave(clk,on,off,wav);
output wav;
input clk;
input [6:0]on;
input [6:0]off;
reg wav;
wire [6:0]on;
wire [6:0]off;
reg [6:0]z;
reg [6:0]f;
initial
begin
z=on;
f=off;
end
always @(posedge clk)

begin
if(z!=0)
begin
z=z-1;
wav=1;
end
else if(f!=1)
begin
f=f-1;
wav=0;
end
else
begin
z=on;
f=off;
end
end

endmodule

上面那段程序为了实现脉宽调制，z是正脉冲宽度，F是负脉冲宽度，在quartus2 里编译没错，但是仿真波形时候只显示时钟和WAV，请教是什么问题。

Answer 1

begin
f=f-1;
wav=0;
end
else
begin
z=on;
f=off;
end
end

endmodule