quartus 出现下图仿真图 什么情况啊 其它的波形怎么都看不到
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en、rst好像都是输入信号啊，而且你这段截图时间是从4.53us开始的，前面的呢？
仿真时，先把输入信号激励都编写正确输出，然后再观察对应的输出信号
仿真时，先把输入信号激励都编写正确输出，然后再观察对应的输出信号
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clk时钟你设置的是50M的吧？我今天也遇到这个问题了
追问
时钟周期设置为1us的，cq en波形没显示？？什么情况，你eda fpga熟练不，可以帮我做个verilog hdl液晶显示数字钟吗
追答
FPGA没学呢，今天才介绍，话说你学过怎么不会做呢？
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