我觉得verilog里的always是不是和c语言里的while差不多？都是满足一个条件之后执行里面的语句
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while一般都有结束时间，always 则是一直执行。从头到尾。只是执行的时刻不一样，也就是触发条件不一样
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TableDI
2024-07-18 广告
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