Question

verilog中我写这样的语句报错 always(posedge clk or negedge reset) begin if(reset) ..... end

去掉敏感列表中的reset后就正确。为什么？我看别人好多都是按上述的方法写的呀

Answer 1

always(posedge clk or negedge reset)这样写的话表明你想异步复位的，但是异步复位就要reset取反，所以会有问题

Answer 2

always @ (posedge clk or negedge reset)
begin
if(!reset) .....
end

因为是negedge ，所以是reset为低时复位。

追问

虽然对下降沿敏感，但是对于高低电平时进行怎样的操作是自己随便定义呀？不是这样吗？

追答

可以自己随便定义，不过有一种东西叫做代码风格，通常好的代码风格推荐，是有一定道理的。要分析问题，最好把always块都贴出来

追问

我就想确认一下敏感列表中的沿是怎么一回事，随便写了一个简单的语句。always块中就是一个变量加法。在敏感列表中写(posedge clk or negedge reset)时，编译时报错，其它都不改，只去掉敏感列表中的negedge reset后，编译就对了。

追答

错误信息也贴出来看看吧，区别是一种是同步复位，另一种是异步复位。

Answer 3

always后面要加@