请问如何在fpga开发中使用verilog语言将1hz信号变为100hz？有些什么方法？谢谢！
3个回答
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说实话1HZ有点小，你试试全数字锁相环
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倍频锁相环
追问
倍频锁相环的基础频率要求在1Mhz以上，所以不行
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干嘛从1hz开始变呢，直接从时钟分频，分到100hz不行吗？
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是不可以实现的
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