Question

16bit×16的ram的Verilog实现，求高人指导一下

Answer 1

module usr_mem
#(
parameter MEM_DATA_WIDTH = 8'd16,
parameter MEM_ADDR_BITS = 8'd4
)
(
input wr_clk ,//rst,
input wr_en,
input [MEM_DATA_WIDTH-1:0] wr_dat,
input [MEM_ADDR_BITS-1:0] wr_addr,

input rd_clk ,
input [MEM_ADDR_BITS-1:0] rd_addr,
output reg [MEM_DATA_WIDTH-1:0] rd_dat
);

reg [MEM_DATA_WIDTH-1:0] mem_array [(2**MEM_ADDR_BITS)-1:0];

always@(posedge wr_clk)
begin
if(wr_en) mem_array[wr_addr] <= wr_dat;
end

always@(posedge rd_clk)
begin
rd_dat <= mem_array[rd_addr];
end

endmodule
刚好自已做了一个，发给你吧，异步的双口RAM

追问

那往这个ram存入数据，再读取数据，怎么实现？

换一个模块，调用这个模块么？

追答

呵呵

追问

？？？