Question

VERILOG怎么样实现顶层文件调用其他模块？

module Audio(clkin,data_in,bclk,data_out,wclk,count,counti,mclk);

input clkin,data_in,bclk,wclk;
output mclk;
output [15:0]data_out;
output [2:0]counti;
output [1:0]count;

wire wclk;
wire clkin;
wire bclk;
wire bclk1;
wire wclk1;
wire [2:0]counti;
wire [1:0]count;

clk clk(clkin,mclk);
div div(clkin,counti,bclk1);
div1 div1(bclk1,count,wclk1);
data data(data_in,bclk1,wclk1,data_out);

endmodule

这个是我写的顶层文件，其中clkin分频产生了bclk，bclk分频产生了wclk，总模块里面 这几个都是要输入的信号clkin,data_in,bclk,wclk。。。。

但是我现在的仿真时序中，bclk和wclk两个信号都什么也没有输出，我改怎么改？

Answer 1

clk u1_clk(clkin,mclk);
div u2_div(clkin,counti,bclk1);
div1 u3_div1(bclk1,count,wclk1);
data u4_data(data_in,bclk1,wclk1,data_out);

clk.v, div.v, div1.v data.v须放当前目录并添加到当前project. 并设置谁是top-level或者
顶层文件模块module写完后空几行。把子模块的内容拷贝过来，综合后也要设top。如下
module audio...
...
endmodule

module clk...
...
endmodule

module div...
...
endmodule

...

综合完在hierachy模式下能看到相互调用，综合无误的情况下，RTL viewer也能看到。

Answer 2

swary正解

Answer 3

你在端口定义时候将bclk wclk定义成输入了，应该定义输出，数据类型是wire型。而且你这里好多是多余的中间信号。