VHDL中调用Verilog 15
具体是这样的四个模块分别生成顶层文件再连线这样然后其中一个模块可以单独用Verilog生成吗？？其他的都是VHDL写好的使用的软件是QuartusⅡ【着急！！！！！非常感...
具体是这样的 四个模块 分别生成顶层文件 再连线这样 然后其中一个模块可以单独用Verilog生成吗？？其他的都是VHDL写好的 使用的软件是QuartusⅡ【着急！！！！！非常感谢！！！！！！！！！】
图片是四个模块 其中control想换成Verilog
请问可不可以 并且有没有什么特殊的操作
有什么没描述清楚的请追问 展开
图片是四个模块 其中control想换成Verilog
请问可不可以 并且有没有什么特殊的操作
有什么没描述清楚的请追问 展开
2个回答
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你的意思是。。。一个模块用Verilog然后另外三个用VHDL然后这样连接起来有没有问题么还是。。？如果是的话。。只要封装成模块了，语言什么的都无所谓，都是描述硬件行为的语言。。。。
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威孚半导体技术
2024-08-19 广告
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可以的可以的可以的可以的可以的可以的
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