一个程序的testbench是不是应该写在verilog程序的后面？还是分开来写用软件仿真的时候调用？
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分开写
testbench里要把你的设计文件例化进去
testbench里要把你的设计文件例化进去
追问
能不能问下如何调用testbench，我用的是modelsim。
追答
testbench就是和普通的程序一样的，普通程序怎么来，testbench就怎么来
如果还是不懂，qq群：41143927
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网易云信
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