Verilog HDL程序不可综合有意义吗
我想知道这个问题?本人刚刚学FPGA!使用VerilogHDL硬件描述语言!如果不可综合是不是就是一个没有意义的电路,实际上就是一个不可以实现的电路?当然testbenc...
我想知道这个问题?本人刚刚学FPGA!使用Verilog HDL硬件描述语言!如果不可综合是不是就是一个没有意义的电路,实际上就是一个不可以实现的电路?当然testbench除外,testbench本身肯定无法综合!
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不可综合的语句也很有用 仿真时除了设计本身还可能有一些外围电路的行为需要模拟（这些外围电路不用来综合）这些就可以用不可综合的语句来实现 比编写可综合代码省时间 还可以方便地精确产生某种时序
设计本身包含的一些模块（比如RAM、模拟模块等）在仿真时一般都用不可综合语句建模 综合、布局布线时才加载相关的库
设计本身包含的一些模块（比如RAM、模拟模块等）在仿真时一般都用不可综合语句建模 综合、布局布线时才加载相关的库
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仿真的时候当然是有意义的 如果仿真不通过 你综合出电路时序也不对
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Verilog HDL程序不可综合
就是用来写testbench的
而testbench的意义是很重要的，没有他你根本无法验证你的程序逻辑是否正确
就是用来写testbench的
而testbench的意义是很重要的，没有他你根本无法验证你的程序逻辑是否正确
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