Question

allegro 导入网表时候出错，哪位大神帮忙解决

Cadence Design Systems, Inc. netrev 16.2 Wed Jun 05 11:26:33 2013
(C) Copyright 2002 Cadence Design Systems, Inc.
------ Directives ------
RIPUP_ETCH FALSE;
RIPUP_SYMBOLS ALWAYS;
Missing symbol has error FALSE;
SCHEMATIC_DIRECTORY 'D:/硬件资料-20130530赵静/Cadence_SPB_16';
BOARD_DIRECTORY '';
OLD_BOARD_NAME 'test.brd';
NEW_BOARD_NAME 'test.brd';
CmdLine: netrev -$ -i D:/硬件资料-20130530赵静/Cadence_SPB_16 -y 1 D:/硬件资料-20130530赵静/Cadence_SPB_16.2/test/#Taaaaaa02056.tmp
------ Preparing to read pst files ------

#1 ERROR(24) File not found
Packager files not found
#2 ERROR(102) Run stopped because errors were detected
netrev run on Jun 5 11:26:33 2013
COMPILE 'logic'
CHECK_PIN_NAMES OFF
CROSS_REFERENCE OFF
FEEDBACK OFF
INCREMENTAL OFF
INTERFACE_TYPE PHYSICAL
MAX_ERRORS 500
MERGE_MINIMUM 5
NET_NAME_CHARS '#%&()*+-./:=>?@[]^_`|'
NET_NAME_LENGTH 24
OVERSIGHTS ON
REPLACE_CHECK OFF
SINGLE_NODE_NETS ON
SPLIT_MINIMUM 0
SUPPRESS 20
WARNINGS ON
2 errors detected
No oversight detected
No warning detected
cpu time 0:00:23
elapsed time 0:00:00

Answer 1

网表是有3个文件的，你是否全部copy了?
出现这个问题是说明1/3的网表出错了！或者是原理图那里就没把网表导全！
所以你要检查的是原理图导出网表的这个过程中有没有出错！如果有错误，修改之。

追问

3个文件指的是哪3个啊？能具体说下嘛

追答

pstxprt.dat、pstxnet.dat、pstchip.dat
其实我一般不用导出网表，再将网表导入至PCB板中的方法。而是在导出网表时，直接导入到PCB板上。
步骤：“tools”--“create netlist”，进入“create netlist”界面。勾选“create or update PCB editor board（netrev）”，在“input board”中选择你使用的PCB文件：xxx.brd，在“out board”中同样输入xxx.brd。点击“确定”，这样就可以直接生成PCB了。

追问

我这个是16.2版本的，在tools选项里，没有create netlist选项啊

追答

那你怎么生成的网表呢？

追问

file-Import-logic 进入之后，点击Import Cadence的时候报的错

追答

明白了，你需要在capture中执行上述步骤的。