Question

maxplus2 仿真时出错

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY bianma IS
PORT(datian:IN STD_LOGIC;
clk,clr:IN STD_LOGIC;
dataout : OUT STD_LOGIC);
END bianma;
ARCHITECTURE behave OF bianma IS
COMPONENT cff2
PORT ( d,clk,clr:IN STD_LOGIC;
q : BUFFER STD_LOGIC ) ;
END COMPONENT;
COMPONENT xort4
PORT ( a,b,c,d : IN STD_LOGIC ;
q : OUT STD_LOGIC ) ;
END COMPONENT ;
COMPONENT Shift6
PORT ( a : IN STD_LOGIC ;
clk,clr : IN STD_LOGIC ;
bl , b2 , b3 , b4 : OUT STD_LOGIC ) ;
END COMPONENT ;
COMPONENT
PORT ( a , b : IN STD_LOGIC ;
s : IN STD_LOGIC ;
y : OUT STD_LOGIC ) ;
END COMPONENT ;
SIGNAL a,q,dl , d2 , d3 , d4 , t : STD_LOGIC ;
BEGIN
cffxl : Shift6 PORT MAP ( a , clk , clr , dl , d2, d3 , d4 ) ;
cffx2 : xort4 PORT MAP ( dl , d2 , d3 , d4 , t ) ;
cffx3 : switch21 PORT MAP ( a , t , clk , q ) ;
END behave ;
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY shift6 IS
PORT(a,clk:IN STD_LOGIC;
b1,b2,b3,b4:OUT STD_LOGIC);
END shift6;
ARCHITECTURE gen-shift6 OF shift6 IS
COMPONTENT dff
PORT(d,clk:IN STD_LOGIC;
q1,q2,q3,q4:OUT STD_LOGIC);
END COMPONTENT;
SIGNAL z : STD_LOGIC_VECTOR(0to4);
BEGIN
z(0)<=a;
g1:FOR i IN 0 TO 5 GENERATE
dffx:dff PORT MAP(z(i),clk,z(i+1);
END GENERATE;
b<=z(6);
END gen_shift6;
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY xort4 IS
PORT(d1,d2,d3.d4:IN STD_LOGIC;
t:OUT STD_LOGIC);
END xort4;
ARCHITECTURE xort4_1 OF xort4 IS
BEGIN
t<=d1XORd2XORd3XORd4;
END xort4_1;
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY switch21 IS
PORT(a,t,clk:IN STD_LOGIC;
q:OUT STD_LOGIC);
END switch21;
仿真时错误提醒是这样的

Answer 1

错误：当前的License文件所支持的，不包括"VHDL 设计输入“应用或特征。
就是说你软件所持有的权限，不支持VHDL语言。直接用Quartus II吧，Maxplus II过于学生化了，实用中很少人用它。

追问

quartus2软件你能发给我不？我在网上下载的破解完了也不能用

追答

对自己负责，多动手，少提问。
你这俩个问题都太Basic了。考虑到初学，认真回答了你的问题。但做技术切忌养成这种低级的依赖症，否则及早收手。前面的路比这要艰难得多，一个个问下去是行不通的。