Question

用ISE Verilog编写的程序顶层模块视图显示不出来

代码综合是正确的，同一个代码其他电脑上可以显示出，这台电脑上就是显示不出视图

Answer 1

首先谢谢大家对此问题的关注。我用的是xilinx ise 软件并把电路图设为了顶层文件，我已经找到了一种方法解决这个问题，但同时还是出现一个小问题，无法仿真。希望各位高手赐教。我的解决方法是：
在开始建工程时同一个模块必须是电路图模块，系统会自动将其设为顶层文件，在这的基础上再加模块就没有上述问题了。但就是不能仿真了，仿真时要么提示出错，但下到开发板上能正常运行。不知道为什么？
。原因：送话器受潮，导电胶接触不良。主要是讲