Question

用verilog程序设计一个具有异步复位功能的24进制计数器

用verilog程序设计一个具有异步复位功能的24进制计数器（计数范围为1-24，用七段数码管显示计数结果）
要原理图和程序（不太了解有没有程序）！！！！！！

Answer 1

1、编译，通过后，添加波形文件，如下图所示。

2、保存，点击波形仿真按钮，开始波形仿真，如下图所示。

3、仿真成功，结果如下图所示。

4、波形仿真情况1：使能en及m=1时模23计数仿真结果如下图。

5、波形仿真情况2：循环及m=0时模119计数仿真结果如下图。

5、波形仿真情况3：m跳变及复位清零仿真结果如下图。

Answer 2

//这是39进制计数器，可进行加减操作，为0时减操作输出38，为38是加操作输出0.你改一下就成9进制了

module counter_39{
add,
dec,
counter
};

input add; //为1时加操作
input dec; //为1时减操作
output [5:0] counter;

reg [5:0] counter;

always @(add and dec) begin
if(add && !dec) begin
if(counter == 6'd38) begin
counter <= 6'd0;
end
else begin
counter <= counter + 1'b1;
end
end
if(!add and dec) begin
if(counter == 6'd0) begin
counter <= 6'd38;
end
else begin
counter <= counter - 1'b1;
end
end
end
endmodule
Component Pascal