Question

求大神写一段verilog语言

我是要输入8个端，然后计算出他们的十进制表示

Answer 1

什么意思？
verilog里面的进制可以随意写啊，比如你的输入是
input [3:0] a;
代码中写a = 4'b0010和写成4‘d2是一样的效果.输出的话也是按照[n-1:0]来算的
既可以表示成n'bxxxxx也可以表示成n'dxx，所以不太明白你的需求，不管你里面怎么转换进制，输出的时候都是二进制输出啊。到底要实现什么功能你可以说清楚点

追问

。。我想把这8个输入变成integer不是bcd，然后可以在别的模块使用，怎么写

追答

不需要转换，而且其实没必要使用integer，因为integer是一个32bit带有符号位的数据，直接使用输入来进行数据处理就可以了，除非你的输入确实需要处理，否则如果是一般的实数，就直接使用。
如果真要弄成integer才能使用，直接赋值，verilog里面不需要转换函数。

追问

always@(posedge clk or posedge clr)
begin
if(clr==1)
q<=0;
else if(q==bcd)
q<=0;
else q<=q+1;
end
那我要这里面的bcd是由我输入的8个端得到，怎么赋值

追答

恩，你这样举例子我就懂了。

直接在这个模块写

module test(
    input    wire    [7:0] bcd_in,
    output   reg     [6:0] q //我假设q是7bit的，因BCD输入会转换成十位数，不会超过100
);


//进行Q自加清零操作的同时进行BCD到十进制的转换[8bit BCD]
/*
    注 ： BCD转换10进制可以在另外一个always进程中或者用一个assign连续赋值进行
    中间声明一个reg或者wire，或者直接在下面的进行中进行转换
*/


always @(posedge clk,posedge clr) begin
    if(clr) begin
        q <= 7'd0;
        end
    else if(q <= (10*bcd_in[7:4] + bcd[3:0])) begin  //判断的同时先进行bcd转换
        q <= 7'd0;
        end
    else begin
        q <= q + 1'b1;
        end
end

有问题可以追问，程序我只是随便写了下，没怎么检查，相信你应该看得懂

追问

嗯嗯，我已经成功了，谢谢了

Answer 2

module btd(
din,
dout
);

input [7:0] din;
output [7:0] dout;

always @(din)
dout = din[0] + din[1]*2 + din[2]*4 + din[3]*8 +din[4]*16 + din[5]*32 + din[6]*64 + din[7]*128;

endmodule

是这个意思吗？

追问

。就是我想把这8个输入转换成一个integer然后在另外一个模块使用,,怎么写