Question

在modelsim中Verilog发生的错误

求大神解释哪里又出问题了
还有，就是我译码器的输出时另一个编码器的输入的时候
input 和output应该怎么处理。。。

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Answer 1

既然in是输入，怎么在第36行对in赋值？

追问

我有repeat，正是因为不断给它赋值才能改变输入达到检查的效果啊

追答

in是module Check_Dec416的输入，如果要对它赋值，必须在module Check_Dec416的外部进行赋值。

PS，要避免把一个信号命名为in，因为in与保留字太接近了。用sel这样的名字。