Question

用VHDL实现在一个时钟的上升沿计数清零，在另一个时钟的上升沿计数值加一

rt 求实现这种功能的程序思路 多谢

Answer 1

这种设想是无法实现的。电路模块是无法判断哪一个时钟的上升沿是复位上升沿，哪一个上升沿是计数上升沿。
你必须增加一个输入信号reset。但可以设计成同步复位，即：当reset有效时，在时钟信号的上升沿才进行复位操作；当reset信号失效后，时钟信号的上升沿进行计数操作。

追问

想要设计用拨码开关置1的瞬间来清零的，这样就不能用reset信号那种方法了。。。