Question

在FPGA中搭建的简单逻辑电路，其仿真和下载不一致，其中一路输入信号总是会被取反，为什么呢？求各位指正

Answer 1

看不到你的代码啊，你可能只做了功能仿真，没有做时序仿真，要么你的电路输入哪个地方有问题，再看看有些管脚是不是用了高阻态

追问

我补充了 你可以看看电路图

追答

哪个信号出了问题？》？？请在图中指出

追问

第51引脚，在输入后通过97引脚测的信号就是反向信号

追答

也许可能是你电路板上哪儿短路了，你看看，由于灰尘或者其它东西，很容易短路的。你这样，把那个51直接接到97上，和后面那个and断开，然后下载到板子上，看一下是否还是低的，如果是低的，我可以多半认为是你的电路板有问题，哪个短路了。