Question

fpga中怎么实现小于一个时钟周期的延时

Answer 1

有赋值符号 <= 就可以了，这个符号是延迟一个时钟的。而 = 是不延迟的。
module(clk,i,0);
input clk,i;
output 0;
always @(posedge clk)
begin
0<=i;
end
endmodule