Question

Verilog 中定义信号为什么要区分 wire 和 reg 两种类型

Answer 1

首先要先清楚一点，verilog是硬件描述语言，其最终是为了生成一个电路，所以它的变量类型是根据实际电路来决定的。

从名字理解：
wire，线型，实际上在电路中的作用就是一根连线；
reg，寄存器型，在电路中就作为寄存器存在。
连线和寄存器是构成数字电路的基本结构，这也是verilog这两种变量类型的来源。
当然，在verilog的升级版system verilog中提供了更多的，更一些抽象化的变量类型

Answer 2

一个是内部线一个是外接口线