Question

Verilog 语言关于流水灯程序错误的问题！！！这个程序哪个地方错了啊。。。。怎么修改？？？？速度求。。

module ledd(lck,led,res);
input lck;
input res;
output[3:0] led;
reg[3:0] led;
reg[25:0] buffer;
always@(posedge lck or negedge res)
begin
buffer=buffer+1;
if(buffer==26'b11111111111111111111111111)
begin
led=led<<1;

if(led==4'b0000)

led=4'b1111;
end
end
endmodule

Answer 1

你这个程序写的，res应该是复位操作，你没有用到，那你用端口里要他干什么。这个必须要有复位操作滴！帅哥
module ledd(lck,led,res);
input lck;
input res;
output[3:0] led;
reg[3:0] led;
reg[25:0] buffer;
always@(posedge lck or negedge res)
begin
if(!res)
begin
led <= 4'b1111;
buffer = 26'h0;
end
else
begin
buffer=buffer+1;
if(buffer==26'b11111111111111111111111111)
begin
led=led<<1;

if(led==4'b0000)

led=4'b1111;
end
end
end
endmodule

Answer 2

不知到你报的什么错误？
这个里面
1、buffer只增加没有清零操作；
2、所有寄存器没有初值；

追问

那要怎么改呢？？？谢谢了啊

追答

等待嫁给ing 给你说的就差不多了，不过这个好像只能执行一次吧？

if(buffer==26'b11111111111111111111111111)
begin
begin
led=led<<1;
buffer=0；
end
if(led==4'b0000)

led=4'b1111;
end

追问

也谢谢你了哦。。