verilog语言如何在case语句中调用模块,求大神指导

我的程序是这样写的:begincase(indec)3'b000:beginpicturespic1(Q,column);end3'b001:beginpicturesp... 我的程序是这样写的:

begin
case(indec)
3'b000:begin pictures pic1(Q,column);end
3'b001:begin pictures pic1(Q,column);end
3'b010:begin pictures pic1(Q,column);end
3'b011:begin pictures pic1(Q,column);end
3'b100:begin pictures pic1(Q,column);end
3'b101:begin pictures pic1(Q,column);end
3'b110:begin pictures pic1(Q,column);end
3'b111:begin pictures pic1(Q,column);end

default: begin pictures (Q,column);end
endcase

期中
pictures是一个模块的名字,他是这样定义的:

module pictures(Q,column);

求大神指导
这样写,会报错,求大神指导
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 我来答
等待嫁给_ing
2013-07-15
知道答主
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module要单独应用,不能再程序中引用,要想在程序中引用,建议你使用函数或者任务
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FPGA培训与毕设
2013-07-17
知道答主
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module pictures(Q,column); 改成 pictures pictures(.Q(Q),.column(column)); 试试看
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