verilog语言如何在case语句中调用模块,求大神指导
我的程序是这样写的:begincase(indec)3'b000:beginpicturespic1(Q,column);end3'b001:beginpicturesp...
我的程序是这样写的:
begin
case(indec)
3'b000:begin pictures pic1(Q,column);end
3'b001:begin pictures pic1(Q,column);end
3'b010:begin pictures pic1(Q,column);end
3'b011:begin pictures pic1(Q,column);end
3'b100:begin pictures pic1(Q,column);end
3'b101:begin pictures pic1(Q,column);end
3'b110:begin pictures pic1(Q,column);end
3'b111:begin pictures pic1(Q,column);end
default: begin pictures (Q,column);end
endcase
期中
pictures是一个模块的名字,他是这样定义的:
module pictures(Q,column);
求大神指导
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begin
case(indec)
3'b000:begin pictures pic1(Q,column);end
3'b001:begin pictures pic1(Q,column);end
3'b010:begin pictures pic1(Q,column);end
3'b011:begin pictures pic1(Q,column);end
3'b100:begin pictures pic1(Q,column);end
3'b101:begin pictures pic1(Q,column);end
3'b110:begin pictures pic1(Q,column);end
3'b111:begin pictures pic1(Q,column);end
default: begin pictures (Q,column);end
endcase
期中
pictures是一个模块的名字,他是这样定义的:
module pictures(Q,column);
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