懂verilog的来， “输入端口可以由wire/reg驱动，但输入端口只能是wire”是啥意思，他这个不是自相矛了吗
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假设一个模块的输入端口是A，那么A只能被定义成wire型，但是A还可以连其他的信号，可以跟wire型的信号连，也能和reg型的信号连。
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1、驱动是相对前级的即为前级的输出，可以为reg或者是wire型。输入端口为模块的接口Verilog中规定为WIRE型，对于这些端口的信号只要求知道其状态而不需要改变他的值
从事音频设备开发好多年——VX：xuquanfugui-2020
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wire表示连线，reg是寄存器型，输入是wire型即表示由其他模块的输出连线到本模块的输入
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