Question

vhdl中怎么把模块联系起来?

Answer 1

VHDL的结构，一个是基本结构，一个是详细结构。其中包含关键字。<>中内容为对用户不同设计所需要填写的内容。
—VHDL Model Temlate(Overview)
library〈library_name〉;
use〈library_name〉.〈package_name〉.all;
entity〈entity_name实体名〉is
〈port list for your design,列出设计的输入/输出信号端口>
end〈entity_name〉;
architecture〈architectrre_name〉of〈entity_name〉 is
—构造体声明区域
—声明构造体所用的内部信号数据类型
—如果使用元件例化，则在此声明所用的元件
—以下开始构造体，用于描述设计的功能
begin —并行语句信号赋值
—process 进程（顺序语句描述设计）
—component instantiations元件例化
end 〈architecture_name〉;
—VHDL Model Template (Detailed)
—列出用户定义的库及程序包
library 〈library_name〉;
use 〈library_name〉,〈package_name〉.all;
—实体描述了用户设计的接口
entity〈enity_name〉 is
generic（〈此处定义接口常数，如总线宽度，预定标计数器的计数模值等〉）；
port（〈列出端口信息〉）；
end〈entity_name〉；
—构造体是描述/实现设计部分
architecture〈architecture_name> of —构造体声明区域
—声明构造体所用的信号及数据类型，及子程序
—如果使用元件例化，则在此声明所用的元件
—元件声明如下：
component〈元件实体名〉
port（〈元件端口信息〉）；
end component;
begin—构造体开始，描述设计功能
—和并行语句描述设计的功能，
—最常用的并行语句是并行信号赋值，进程，元件例化。
—concurrent signal assignment（并行信号赋值简单形式）：
〈resukt-signal_name信号名〉<=
—process：进程模块
process〈sensitivity list敏感信号表〉
begin —进程开始
—进程中为顺序语句，如：
—signal and variable assignments 信号与变量的赋值
—if and case statements —if-then-else 语句？ case-when语句
—function and procedure calls 函数，过程调用
end process；
—元件例化，句法结构：
〈例化名〉：〈实体名，即元件名〉
generic map （〈实际参数，如确定的总线宽度等〉）
port map（〈端口列表〉）；
end〈architecture_name〉；