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always@(poseadge clk or negeadge rst_n)
begin
if(~rst_n)
counter <= 8'h00;
else
counter <= counter + 8'h01;
end
RTL级即寄存器传输级，也就是说，代码描述的是寄存器以及它们之间的组合电路（传输）。上面这个例子，counter是8位寄存器，而对counter进行赋值则是组合电路了，代表了数据的传输。RTL是verilog编程中最常用的抽象级。
书上的原话：
For RTL design, you use "register", "Flip/flop", "combination logic", "mux"
as basic building element to setup your whole chip.
begin
if(~rst_n)
counter <= 8'h00;
else
counter <= counter + 8'h01;
end
RTL级即寄存器传输级，也就是说，代码描述的是寄存器以及它们之间的组合电路（传输）。上面这个例子，counter是8位寄存器，而对counter进行赋值则是组合电路了，代表了数据的传输。RTL是verilog编程中最常用的抽象级。
书上的原话：
For RTL design, you use "register", "Flip/flop", "combination logic", "mux"
as basic building element to setup your whole chip.
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意法半导体(中国)投资有限公司
2023-06-12 广告
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