如何在verilog中让一个时钟在n个周期后变成保持高电平，然后在一段时间后又变回正常周期时钟呢？
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看你的问题你并不是在写测试代码，只是在写设计代码，设计中输出高低电平变化要由输入来控制。延时有关的语句在设计中是不可综合的，在编译综合后，编译器会自动忽略。所以你还要一个输入来控制当然你这个done本身就可以定义为一个input然后
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