Question

阻塞（=）和非阻塞赋值（<=）的不同

Answer 1

在verilog中，阻塞赋值是按照时间逻辑进行的，即，逐步进行，每一个语句，等到上一个语句赋值结束后再进行赋值。
而在同一个always模块中，所有的非阻塞赋值都是同时赋值的，无所谓时间先后。及，并行结构。也正因如此，非阻塞赋值能根据输入逐步赋值。