用Verilog HDL设计一个完整的分频器模块，实现100Mhz分频为500hz，方式不限。 如题，有没大佬帮忙~... 如题，有没大佬帮忙~ 展开 我来答 可选中1个或多个下面的关键词，搜索相关资料。也可直接点“搜索资料”搜索整个问题。 verilog 分频器 hdl 设计 模块 搜索资料 1个回答 #热议# 海关有哪些禁运商品？查到后怎么办？ sweetererer 2018-09-01 · TA获得超过506个赞 知道小有建树答主 回答量：671 采纳率：73% 帮助的人：419万 我也去答题访问个人页 关注 展开全部 100MHZ就是1亿，分频到500，就是1亿/500=20万，只需要时序计数，逢20万一个周期即可，即10万一次信号翻转 已赞过 已踩过< 你对这个回答的评价是？ 评论 收起 推荐律师服务： 若未解决您的问题，请您详细描述您的问题，通过百度律临进行免费专业咨询 其他类似问题 2024-01-05 1、设计,VHDL编写+分频器。(分频数为+2、4、6、8) 更多类似问题 > 为你推荐：
