Question

在用于博士的工程文件进行DRC检查时，出现ERROR(ORCAP-2207): Check Bus width mismatch 其他没有问题

本人最近在看于博士教学的cadence这个软件，但是用到他给的那些原理图中，到检查电气的时候，就这样的错误，现在不可以生成网表！！求各位大神帮忙~~~~~~
那英文的意思大概意思就是：
总线失配，定义的Bus和实际的总线个数不一致！！

Answer 1

刚开始看一楼的没看懂，后来慢慢摸索终于看懂他说的啥了，成功解决问题。
选中你的dsn文件→tools→create netlist→在pcb editor页面点击setup→在configuration file中选你的cadence安装路径下的capture中的 allegro.cfg文件即可

Answer 2

DRC检查中：Report hierarchical ports and off-page connecto不要勾选

Answer 3

今天学习于博士的视频也遇到这个问题，原因是版本破解的问题，具体我就不详细解释了。然后跳过这个问题，直接去生成网表，但是生成网表时会报错，错误说有一个allegro.cfg文件没找到。解决办法是点击Create PCB Editor Netlist后面的Setup，选择正确的allegro.cfg路径一般是C:\Cadence\SPB_xxx\tools\capture\allegro.cfg，然后生成网表就行了。希望对以后遇到这个问题的人有帮助。

Answer 4

首先不知道你的是不是这个问题，我没管这个error直接生成网络表的时候出现了原理图的错误，该元件的引脚没有定义，改好了之后就没有问题了。你可以也直接生成网络表试试。

Answer 5

我也遇到同样的问题，也在求答案，谢谢！