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使用sdram，flashrom时用到pll，如何设计pll的相移

做eda的sopc实验，sdram，flashrom的使用，但是结果总是会出现verify failed，猜想是pll的时钟相移错误。但又不知道该怎么设计。请大家帮帮忙。

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Answer 1

必须根据下列因素计算偏移精度来进行最小和最大定时分析（图2）：
1、 从PLL时钟输出到引脚的延迟（TpD1）
2、 时钟板迹线长度延迟（TpD2）
3、 来自时钟的DQS存取视窗（来自DDR存储器数据表的TDQSCK）延迟。
4、 DQS板迹线长度延迟（tpD3）
5、 在FPGA到I/O元件中来自DQS引脚的延迟（tpD4）
6、 I/O元件寄存器的微时钟到输出的数时间延迟（tco1）
7、 从I/O寄存器到再同步寄存器的延迟（tpD5）
为了得到安全的再同步视窗,设计人员需要计算加上上面所列的所有延迟（称之为往返延迟）系统的最小和最大延迟（见图3）。用下面的方程式可得到再同步视窗：
再同步视窗=最小往返延迟+1个时钟周期—最大往返延迟—再同步寄存器的最大微建立和/保持时间
若再同步视窗落在系统时钟沿的外面,设计人员需要用另外的相移PLL输出时钟,这沿将会在此视窗内。计算往返延迟和评估再同步时钟的时钟相位易于出错并且耗时。
很多时间,设计人员用不断试验来找出再同步时钟相位。某些FPGA供应商提供设计帮助,可以减少或消除不断试验的过程。例如,Altera的再存储器一控制器IP核具有往返延迟计算器,这可使设计人员计算他们专用系统的再同步视窗。设计人员可以输入迹线延迟和其他专门适于他们系统的其他延迟元件。往返延迟计算器将判断系统时钟和DQS域之间的编移。若需要来自PLL的相移输出,它也可以确定正确捕获数据所需的相移量。
再同步的另一技术是用反馈时钟,另外的Read PLL示于图4。来自存储器的反馈时钟FB—CLK的板迹线应该与DQ和DQS信号的板迹线长度相同。FB—CLK连接到DRAM CLK引脚并返回到FPGA。Read PLL相移输入时钟FB—CLK,所以,它能从DQS域到系统时钟域正确地捕获读数据。相移量是来自DRAM的±TDQSCK,DQS、CLK和FB—CLK迹线之间的任意板迹线偏移和IOE寄存器和再同步寄存器之间的延迟之和。
信号完整性和板设计问题
与存储器接口设计有关另一个共同问题是要保持信号完整性。接口的宽总线宽度导致同步开关转换噪声（SSN）,SSN可能导致误码。另外,由于串扰、信号衰减、噪声等原因会使不合理的终端或板设计导致不好的信号质量。所有这些因素有害地影响系统性能和可靠性。所以,会理的板设计是建造建全存储器接口的关键。下面给出用于存储器接口的一些基本板布置指南：
·迹线长度匹配以避免信号间的偏移。
·路由DQ、DQS和CLK至少30密耳远离其他信号,以避免串扰。
·每2个终端电阻器用一个0.1_F电容器。
·提供精密的电阻器（精度1%_2%之内）。
·采用专门为DRAM VTT 设计的集成VTT稳压器。
·路由VREF至少20mm远离其他信号。
·在一边VREF与VSS屏蔽,在另一边VREF与VDDQ屏蔽。