Question

verilog always@(*)什么意思

Answer 1

Verilog是一种硬件描述语言，而always @(*)是Verilog中常用的一种代码结构。它表示在任何输入信号变化时，这一段代码都会触发执行。

也就是说，只要有任何一个输入端口的信号变化了，这个always块中的代码都会被执行，不需要指定具体的输入信号。

使用always @()可以大大简化代码的书写，因为它可以自动检测所需的输入信号变化情况，而不需要手动重新指定每一个输入信号。但请注意，always @()并不总是最佳选择。当设计非常大或复杂时，始终监听每个信号可能会导致性能和功耗问题，请根据实际需求进行判断。