Question

VHDL中如何在Std_logic_vector数据类型提取中间数据

VHDL中定义
signal Count : STD_LOGIC_VECTOR(5 DOWNTO 0):="011110";
又定义signal temp :STD_LOGIC_VECTOR(3 DOWNTO 0);
如何把Count中的4个1赋值给temp呢？
是temp<=Count[4:1];么？还是别的什么？不要用temp<=Count(4)&Count(3)&Count(2)&Count(1);

Answer 1

这样写：temp<=Count(4 downto 1);而Count[4:1]是Verilog中的表式方法，在VHDL中是错误的。