Question

FPGA编程问题：有多个.v文件与module，把他们加到一个工程里，怎样确定顶层文件？

或者说，整个工程从哪里开始执行？有没有类似c语言里面的main函数的东西？

Answer 1

看谁是顶层module呀，module们都是并行的，只是在语言上看着是顺序的，一般都是状态机，各个模块要等到状态到来时才开始执行。他没有什么入口。
说直白点，就是你新建一个test.v，在这个test.v里调用你加进来的那些.v文件就可以了。

Answer 2

　　做法有点类似，在工程新建一个原理图，然后把所有的module都例化了，然后在该原理图上连接，最后把原理图定义成top文件。

Answer 3

按照每个模块的连接关系，例化连接好合成一个top.v，对这个进行仿真或综合即可。