Question

VHDL语句中，出现的问题如下，求各位高手解决。

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity fp_13 is
port (
clkin:in std_logic;
clkout1,clkout2,clkout3:out std_logic
);
end fp_13;
architecture a of fp_13 is
signal count:std_logic_vector(2 downto 0);
begin
process(clkin)
begin
wait until clkin='1';
count<=count+1;
end process;
clkout1<=count(0);
clkout2<=count(1);
clkout3<=count(2);
end a;

Error (10441): VHDL Process Statement error at fp_13.vhd(13): Process Statement cannot contain both a sensitivity list and a Wait Statement

Answer 1

你在进程语句process中选择了可选项敏感信号表(clkin)，同时在进程体中又使用了wait语句，这是不被VHDL语法所允许的。进程语句process中的可选项敏感信号表，其作用相当于一个隐含的wait语句。敏感信号表和wait语句，二者只能选其一！
你将process(clkin)改为process就行了。

追问

为什么我运行了之后没有出现我想要的结果，没有起到频率一分三的作用呢？

追答

所谓的频率一分三是指什么？你希望3个时钟输出端口分别输出clkin的几分频？