Question

仿真Altera的PLL IP核，倍频输出时钟线始终为高阻态，怎么解决？

Answer 1

应该是仿真库文件没有添加全导致输出高阻。
除了工程文件，仿真激励文件tb.v外，还需要加入altera_mf.v，altera_primitives.v，220model.v，cycloneiv_atoms.v（根据器件自选），pll_mod.v（你的pll模块v文件），这些文件都有了肯定可以仿真出波形。
另外需要注意altera的pll核是高电平复位

Answer 2

你好，我也遇到了这个问题，请问你解决了吗？

Answer 3

说明你配置的有问题，你仔细看下datasheet，这是打开了什么模式。