Question

上升沿采样下降沿输出如何用verilog表示

Answer 1

clk是时钟信号
上升沿采样 always@( posedge clk ) begin 采样 end
下降沿输出 always@( negedge clk ) begin 输出 end

追问

不是 我想问的是 spi的那种格式 上升沿采样 到下降沿的时候发出去，该怎么表示

追答

spi 有主从机之分，主机在下降沿设置数据，从机在上升沿锁存数据

实现方法：
always@( posedge clk or negedge rstn )
if( !rstn )

rclk >1)];

i <= i + 1'b1; end

1,3,5,7,9,11,13,15: // 上升沿从机锁存数据
if( count == T1us ) begin

rclk <= 1'b1;
i <= i + 1'b1; end
.......