Question

请教大侠个简单的问题 verilog hdl 万

Answer 1

可以说是同时进行的。其运行的结果如下：
假设a=1，b=2，a_reg=b_reg= 5 ；sum=0 ；
第一个节拍
a赋给a_reg（只是暂存，a_reg的值还是5不会更新）
b赋给b_reg（只是暂存，b_reg的值还是5不会更新）
a_reg和b_reg的和赋给sum（只是暂存，sum的值还是0不会更新）
在下一个节拍开始
a_reg，b_reg，sum更新值。
此时
a_reg=1
b_reg=2
sum=10

按键低电平有效，led灯低电平时亮。按键按下亮，松开灭。程序较简单，为组合逻辑电路，没有按键防抖功能。
module led(led,key);

input key;
output led;
reg led_out;

always@(key)
if(!key)
led_out=1'b0;
else
led_out=1'b1;
assign led=led_out;
endmodule