Question

什么是VHDL呀！

Answer 1

Very high speed integrated Hardware
Description Language (VHDL)
-是IEEE,工业标准硬件描述语言
-用语言的方式而非图形等方式描述硬件电路
容易修改
容易保存
-特别适合于设计的电路有:
复杂组合逻辑电路,如:
-译码器,编码器,加减法器,多路选择器,地址译码
器…...
状态机
等等……..
VHDL的功能和标准
VHDL 描述
-输入端口
-输出端口
-电路的行为和功能
VHDL有过两个标准:
-IEEE Std 1076-1987 (called VHDL 1987)
-IEEE Std 1076-1993 (called VHDL 1993)
Altera VHDL
Altera Max+Plus II 支持VHDL 1987 and
1993两者版本
Max+Plus II 只支持上述两种IEEE
standard VHDL语言的可综合子集
关于VHDL
超高速集成电路(VHSIC)硬件描
述语言
IEEE 标准
高级的硬件行为描述语言
尤其适合描述大的或者复杂的设计
可以在文本编辑器中使用"Insert
VHDL Template"功能插入VHDL模
板
怎样使VHDL程序变成实用电
路VHDL文本编辑器
VHDL综合器
FPGA/CPLD
适配器
FPGA/CPLD
编程下载器FPGA/CPLD
器件和电路系统时序与功能
仿真器
VHDL
仿真器
ALTERA
Cadence
Exemplar
Synopsys
Synplicity
Viewlogic
…...
VHDL 设计流程:V-S-F-
P
VVHDL
Entry
Use any Text Editor
to input your design
SSynthesis
Use any VHDL
Compiler to convert
your language design
to Gate level with
optimization in term
of Speed / Area
FFitting
Architecture Synthesis
To map the logic
to Altera Device Architecture
e.g. LUT, Carry/Cascade Chain,
EAB......(further logic optimization)
PPerogr.
Down
Load
Configure/Programming the Altera Device
and do on board debugging,
prototyping or production
A,用VHDL设计一个2选1多路
通道
C,用VHDL设计4位加法器
D,用VHDL设计4位计数器
E,用VHDL设计7段16进制译码器
通过实例学VHDL
B,用VHDL设计一个D触发器
STEP BY STEP,
I'II WIN!F,用VHDL设计状态机
A,设计一个2选1多路通道
程序包
实体
结构体
信号传输符号信号传输符号
VHDL基本语法小结1
库和程序包:IEEE库,STD_LOGIC_1164程序
实体: ENTITY name …END ENTITY
端口信号模式: IN ,OUT,INOUT,BUFFER
信号数据类型,和信号传输符号"<= ":
STD_LOGIC,BIT,INTEGER,BOOLEA
结构体: ARCHITECTURE name OF entity_name
…END ARCHITECTURE;
文件存盘取名: MUX21.VHD
B,用VHDL设计一个D触发器
ddf1
引进内部节点信
号
进程和敏感信号
检测CLK上升沿
将数据输出端口
顺序
语句
比较用4种不同语句的D触发器VHDL程序
LIBRARY IEEE;
USE IEEE.std_logic_1164.all;
ENTITY tdff IS
PORT(clk, d: in std_logic;
q : out std_logic);
END tdff;
architecture behaviour OF tdffI
BEGIN
PROCESS
BEGIN
wait until clk = '1';
q <= d;
END PROCESS;
END behaviour;
Entity test1 is
port (clk, d : in bit;
q : out bit);
end test1;
architecture test1_body of test1 is
begin
process (clk)
begin
if (clk = '1') then
q <= d;
end if;
end process;
end test1_body;
LIBRARY IEEE;
USE IEEE.std_logic_1164.all;
Entity test1 is
port (clk, d : in bit;
q : out bit);
end test1;
architecture test1_body of test1 is
begin
process (clk,d)
begin
if rising_edge(clk) then
q <= d;
end if;
end process;
end test1_body;
VHDL基本语法小结2
定义信号SIGNAL:SIGNAL A1 : STD_LOGIC
预定义属性EVENT:CLK'EVENT
PROCESS语句结构: 顺序语句,行为描述语句
敏感信号表,PROCESS语句
特点IF语句,不完整性IF语句特点
时序电路描述
时钟上升沿测试语句结构:
CLK'EVENT AND CLK = '1 '
C,用VHDL设计4位加法器
为什么要用
这个程序包
为什么要用
这个程序包
注意标准逻辑位
矢量的表达方式!
注意标准逻辑位
矢量的表达方式!
并行赋
值语句
并行赋
值语句
加数加数
被加数被加数
低位进位低位进位和和
溢出进位溢出进位
8位被加数8位被加数
8位加数8位加数
进位进位
8位和8位和
溢出进位溢出进位
VHDL基本语法小结3
预定义运算符加载函数:
STD_LOGIC_UNSIGNED程序包;
标准逻辑位矢量数据类型:
STD_LOGIC_VECTOR( 7DOWNTO 0)
并置操作符:"& "
a <= '1' &'0' &b(1) &e(2)
IF a &d = "10100011" THEN
并行赋值语句
总线连接的原理图画法
D,用VHDL设计4位计数器
A
B0
10
1
01
0
1
取整数数据类型,为什么 取整数数据类型,为什么
整数取值范围整数取值范围
端口信号模式取
BUFFER,为什么
端口信号模式取
BUFFER,为什么
注意整数和位的不同表达方式!注意整数和位的不同表达方式!
定输出信号数据类型为整数类型:
INTEGER,必须定义整数取值范围,RANGE 15 DOWNTO 0
VHDL基本语法小结4
端口信号模式取缓冲型:BUFFER
整数和位的表达方式:
1 + 5 ;'1';"1011"
号加号算术符的适用范围:
Q <= Q + 1 ;
位矢量的表达:INTEGER,STD_LOGIC_VECTER
修改后的程序
运算符加载
注意,信号
端口模式和
数据类型的
改变!
注意,信号
端口模式和
数据类型的
改变!
注意,引
进内部信
号矢量!
注意,引
进内部信
号矢量!
4位锁存器
组合电路加1器
锁存信号
输出反馈
4位计数器设计小结
用两种不同的表达方式描述同一计数器
后一种表达方式更具一般性
计数器由组合电路模块和时序电路模块构成
加1组合电路,锁存器;计数时钟其实是锁存信号
BUFFER并非是一种特殊的硬件端口结构,
只是一种功能描述.
注意BUFFER与INOUT
不同.
E,用VHDL设计7段16进制译码器
用CASE语句完成真值表的功能
向7段数码管
输出信号,最
高位控制小
数点
注意,此语句必须加入注意,此语句必须加入
4位加法
计数器
4位加法
计数器
7段译码器7段译码器
8位总线输出8位总线输出
信号输出信号输出
VHDL基本语法小结5
定义信号SIGNAL:SIGNAL A1 : STD_LOGIC;
预定义属性EVENT:CLK'EVENT
PROCESS语句结构: 顺序语句,行为描述语句
号敏感信号表,PROCESS语句特点:
STD_LOGIC,BIT,INTEGER,BOOLEA
IF语句,不完整性IF语句特点
时序电路描述

Answer 2