verilog连续赋值语句assign a=b==8;什么意思
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相当于下面的缩写:
assign a =(b==8)?1'b1 : 1'b0;
就是说当b==8是,a=1;否则,a=0
assign a =(b==8)?1'b1 : 1'b0;
就是说当b==8是,a=1;否则,a=0
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楼上正解,需要补充的是,这种写法的可读性很差,作为工程师来讲,不应该有这种写法。verilog不是用来玩这些小把戏用的,但它可能出现在学校里的考试当中,用来考察学生对verilog语法的理解程度,仅此而已。
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先判断b是不是等于8 如果是a=1,不是a=0
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