Question

求大神解决一下这个VHDL程序错误原因

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
ENTITY S IS
port ( MRED:in std_logic;
COUNTH:in std_logic_vector(3 downto 0);
COUNTL:in std_logic_vector(3 downto 0);
clk:in std_logic;
MR:out std_logic);
end S;
ARCHITECTURE behave OF S IS
BEGIN
process(MRED,COUNTH,COUNTL,CLK)
begiN
IF (MRED'EVENT AND MRED='1') THEN
IF (COUNTH'EVENT AND COUNTH="0000")THEN
IF COUNTL="00XX" THEN MR<=CLK;
ELSE MR<='1';
END IF;
END IF;
END IF;
END PROCESS;
END BEHAVE;

Answer 1

1、begiN不对，要么是大写，要么是小写。

2、COUNTL="00XX" 这是什么？不识别吧？

3、在IF语句中，变量COUNTH和COUNTL没有进行任何的计算， 那么判读它们的值有什么意义？

追问

这个错误是什么意思？

追答

第 line 363 是哪一个语句？

Answer 2

在一个进程中不能同时检测两个不同信号的边沿。