Question

Verilog 重复调用已例化模块问题

我有一个通用寄存器，一个主存，现在我要进行一条加法指令，a，b都是寄存器间直接寻址，我想问的是，我例化通用寄存器我怎样调用才能使得a,b访问寄存器找到相应的地址，我改了我一个夜晚，它总是只传了a的值。实例化如 REG reg(dout,aout); dout:输出 aout:输入。 我试着用过一个二选一的选择器 l为1是aout= a_addr,l为0时 aout = b_addr;
L 我用时钟信号替换。 aout还是只传了a的值。 各位大大 急求，明天就要做实验了，
老师已经降低了很多很多要求了。。。跪求，

Answer 1

从问题的描述，我看到了浓浓的C语言的味道。
REG reg_1(dout1 , aout1 );

REG reg_2(dout2 ,aout2 );

dout = I ? dout1 : dout2

追问

但是那样例化了两个模块，如果想象成图的话，就是两个相同的寄存器，只是名字不一样？