Question

verilog不对变量进行初始化也能使用吗？默认值是什么？

下面是我们老师写的一段程序，实现计数功能
module mycount(clk,count);

input clk;
output[31:0]count;
reg[31:0]count;

always@(posedge clk)
count<=count+1;
endmodule
上面count并没有赋初值，那么count+1怎么给count？
count32位计满又会如何？
用这个实现流水灯却没有任何问题，但是两个问题又一直困扰我，希望懂的人帮我解释一下！

Answer 1

1. FPGA内的寄存器，如果不赋初值，默认为0；

2. 但是在仿真软件中（如modelsim），寄存器如果不赋初值，默认为不定态（x），仿真是无法进行的，count+1仍然为x，你就会看到count一直是红色的，没有结果；

3. 之所以实现流水灯没有问题，是因为你下载到FPGA内部了，count被默认为32'b0，如果程序要下载到FPGA中，而且你希望count的初值是0的时候，是可以不赋初值的，FPGA上电后，寄存器默认为0；

4. count计满后，值会变成0。

   
   

   希望我的回答能帮到你！

追问

那么我设置为count-1，当count减为0时count会自动补满吗？

Answer 2

一旦遇到这个问题。verilog中的解决方法是两个变一个。一个always块只对一个变量赋值。最后将其用组合逻辑将其变为一个信号。举例：always@(posedgeclkornegedgerst)if(!rst)cnt1<=#13'd0;elseif(cnt==4)cnt1<=#13'd0;elsecnt<=#1cnt+1;always@(negedgeclkornegedgerst)if(!rst)cnt2<=#14'd0;elseif(cnt==5)cnt2<=#14'd0;elsecnt2<=#1cnt2+1;always@(cnt1orcnt2)if(cnt1==2)ckout=1'b1;elseif(cnt2==4)ckout=1'b0;elseckout=1'b1;//logicparttocombinethetwocnttooneoutput你看到了。前两个是定义了两个不同沿触发的时序电路就是计数器。最后一个组合逻辑来将两个做成一个使能信号。这个做法可以做出不同沿触发的时序使能信号。但是这么做出的一个信号强烈建议不作为高质量时钟输出。由于编写程序风格。所以做为时钟可能延迟以及抖动都不能作为高质量时钟的设计。7